반도체 겨울 지나면…삼성‧TSMC‧인텔 ‘반도체 빅뱅’ 온다

글로벌 반도체 기업들은 벌써부터 ‘반도체의 봄’에 대비하고 있다. 시장 주도권을 쥐기 위한 첨단 공정 ‘전쟁’이 대표적이다. 현재의 ‘전장’은 3나노미터(㎚·1㎚=10억 분의 1) 공정이지만 한 단계 앞선 공정을 선점하려고 연구개발(R&D) 투자를 늘리는 모습이다.

반도체 이미지. [중앙포토]

“이제 2나노”…전장 넓히는 파운드리

지난해 6월 세계 최초로 3나노 공정 양산에 성공한 삼성전자는 최근 실적 발표회에서 “3나노 1세대 공정 제품을 60~70%대 안정적 수율(양품 비율)로 생산하고 있다”며 “2세대 공정 역시 차질 없이 개발 중”(정기봉 삼성전자 파운드리사업부 부사장)이라고 밝혔다. 삼성전자의 무기는 업계 처음으로 차세대 트랜지스터 구조인 게이트올어라운드(GAA)를 3나노 공정에 도입했다는 점이다. GAA는 기존 핀펫 구조보다 칩 면적을 줄이고, 전력 효율은 높인 신기술이다.

삼성전자보다 6개월 늦게 3나노 양산을 시작한 TSMC는 지난 26일(현지시간) ‘북미 파운드리 기술 심포지엄’에서 차세대 파운드리 선단공정 양산 로드맵을 소개했다. 이날 TSMC는 3나노 2세대(N3E) 공정을 고도화한 ‘N3P’와 고성능컴퓨팅(HPC)을 겨냥한 특화 공정인 ‘N3X’, 자동차용 반도체를 위한 ‘N3AE’ 등 다양한 개량 공정에 관해 설명했다. 또한 최대 고객사인 애플에 더해 엔비디아·퀄컴·AMD·미디어텍 등 우량 고객을 확보했다고 알렸다.

한 단계 더 나아간 2나노 공정에서도 삼성전자와 TSMC가 나란히 인프라를 갖추기 시작했다. 삼성전자는 내년 중 3나노 2세대, 2025년 2나노, 2027년 1.4나노 공정을 도입할 계획이라고 밝혔다. TSMC 역시 내년 하반기 3나노 2세대(N3E), 2025년 2나노(N2) 등 비슷한 시기 차기 공정 양산을 예고했다. TSMC는 3나노에서 핀펫 구조를 유지했지만 2나노에는 GAA를 적용할 계획이다.

파운드리 시장 후발대인 인텔도 올 하반기 3나노, 내년 2나노, 2025년 1.8나노 제품을 생산하겠다고 선언한 상태다. 인텔은 모바일 애플리케이션 프로세서(AP) 설계의 90% 이상을 장악한 ARM과도 손잡았다. 팹리스(반도체 설계 전문기업) 기업들이 인텔의 1.8나노급 공정에서 저전력 시스템온칩(SoC)을 구축할 수 있도록 지원한다는 내용이다.

그래픽=김경진 기자 capkim@joongang.co.kr

문제는 기술력…R&D 인력 확대

초미세 공정 경쟁의 승부는 기술력에서 판가름날 전망이다. 경계현 삼성전자 DS(반도체)부문장(사장)이 최근 경영설명회에서 사상 최악의 실적에도 “반도체 R&D에 웨이퍼 투입을 늘려 미래 경쟁력에서 앞서갈 수 있게 준비하겠다”고 한 이유다. 삼성전자는 올 1분기 R&D에 사상 최대인 6조5800억원을 투자하고, 시설 투자에도 1분기 기준 최대 규모인 10조7000억원을 쏟아부었다.

TSMC도 올해 R&D에 약 2000억 대만달러(약 8조7000억원)를 투입할 계획이다. 전년보다 20%가량 증가한 수치다. 대만 신주과학단지에 8000명의 R&D 인력이 일할 수 있는 초대형 첨단 반도체 R&D센터를 열 계획이다.

김수민 기자 kim.sumin2@joongang.co.kr